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近年來(lái)半導(dǎo)體制程技術(shù)突飛猛進(jìn),-摩爾定律預(yù)估法則好幾年,,現(xiàn)階段已向32奈米以下挺進(jìn),。目前產(chǎn)品講求輕薄短小,ic體積越來(lái)越小,、功能越來(lái)越強(qiáng),、腳數(shù)越來(lái)越多,為了降低芯片封裝所占的面積與-ic效能,,現(xiàn)階段覆晶(flip chip)方式封裝普遍被應(yīng)用于繪圖芯片,、芯片組、存儲(chǔ)器及cpu等,。
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同樣,,對(duì)于需要花費(fèi)較長(zhǎng)時(shí)間編程的高密度閃存器件和邏輯器件來(lái)說(shuō),所需要的總的測(cè)試時(shí)間將會(huì)更長(zhǎng),,貼片機(jī),,這令人,。因此,當(dāng)編程時(shí)間與電路板總的測(cè)試時(shí)間相比較所占時(shí)間非常小的時(shí)候,,杭州貼片機(jī),,ate編程方式是--的一種方式。為了提高生產(chǎn)率,,以求將較長(zhǎng)的編程時(shí)間降的限度,,ate編程技術(shù)可以與板上技術(shù)相結(jié)合使用,例如:邊界掃描或者說(shuō)具有-的眾多方法中的一種,。
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邊界掃描boundary scan測(cè)試發(fā)展于上個(gè)世紀(jì)90年代,,隨著-集成電路的出現(xiàn),,印制電路板制造工藝向小,微,,薄發(fā)展,,傳統(tǒng)的ict 測(cè)試已經(jīng)沒(méi)有辦法滿足這類產(chǎn)品的測(cè)試要求。由于芯片的引腳多,,元器件體積小,,板的密度-大,-沒(méi)有辦法進(jìn)行下探針測(cè)試,。一種新的測(cè)試技術(shù)產(chǎn)生了,,聯(lián)合測(cè)試行為組織joint test action group簡(jiǎn)稱jtag 定義這種新的測(cè)試方法即邊界掃描測(cè)試。
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